VLSI 与制造
布局布线（place and route）
布局布线是芯片从「连线图」变成「实物」的那一步。你手里拿着一份网表——一串预先设计好、版图已经固定的标准单元（与门、触发器）以及它们引脚之间的连接关系。「布局」决定每个单元放在硅晶片上的哪个位置；「布线」则在层层叠叠的金属层上画出连接它们的金属导线。就像规划一座城市：先把成千上万栋小楼摆好位置，再在多个层面上铺好道路，让每栋楼都能畅通无阻地通到别处。
Innovus、OpenROAD 这类工具会自动完成，但「自动」二字背后藏着一场残酷的优化。频繁通信的单元应该挨得近，否则导线延迟会拖垮你的时序；可一旦塞得太挤，布线器就塞不下导线，功耗密度还会形成局部热点。于是引擎要在数百万个单元上同时权衡时序、面积、功耗与可布线性。它的输出就是 GDSII 版图——交给晶圆厂的精确多边形，再制成光掩模，由光刻机把你的设计印到晶圆上。
一个常见误解：布局布线并不发明你的逻辑——逻辑早在更前面的「综合」阶段就定好了，是综合把你的 RTL（Verilog）映射成了标准单元。布局布线只决定地理位置和接线。可地理位置往往就是命运：在先进工艺节点上，导线延迟常常逼近甚至超过门延迟，于是单元落在哪里，可能比它本身切换多快还重要。这正是「时序收敛」——反复微调布局与布线，直到没有一条路径太慢——会吃掉后端工程师大半进度的原因。
又称
另见