邏輯準位（logic levels）
數位電路只認得兩種狀態，1 與 0，但晶片之間的導線上仍流著普通的電壓。邏輯準位就是用來代表這兩種狀態的、約定好的電壓範圍——就像一個國家約定：尺寸大於某值的鈔票算「大鈔」，小於的算「小鈔」。接近正電源的電壓代表高（HIGH，邏輯 1）；接近接地的電壓代表低（LOW，邏輯 0）；中間還有一塊禁區，應該快速通過、絕不逗留。
不同的邏輯家族把界線畫在不同的地方。老式的 5 V TTL 在接收端把高於 2.0 V 視為有效的高、低於 0.8 V 視為有效的低，而發送端只保證高時輸出至少 2.4 V、低時最多 0.4 V。在 5 V 下運作的 CMOS 以其電源為基準：它把高於約 3.5 V（電源的 70%）視為高、低於約 1.5 V（30%）視為低，而它的輸出幾乎能從一條軌完整擺到另一條軌。現代晶片跑 3.3 V、1.8 V、甚至 1.2 V，各有自己的臨界值。重點是：「高」並非單一的通用電壓——它是由家族與其電源所定義的一段範圍。
一旦你把兩顆晶片接起來，這件事就要緊了。若一顆元件以 3.3 V 當作它的高，另一顆卻要至少 3.5 V 才認得高，這條連線即使雙方都「講數位」也不可靠。你必須查規格書的四個關鍵數字——VOH 與 VOL（輸出保證給出的）以及 VIH 與 VIL（輸入要求的）——確認輸出保證的高，舒適地超過輸入要求的高，還留有餘裕。當它們對不上，你就需要準位轉換（level shifting）。
一顆 5 V 的 CMOS 閘保證高輸出至少 4.4 V，並把高於 3.5 V 的視為高，故約有 0.9 V 餘裕。一顆輸出 3.3 V 高的 3.3 V 元件搆不過那 3.5 V 的門檻——不另加處理就無法互通。
高與低是範圍而非單一電壓——而每個家族畫法不同。
浮接的輸入（什麼都沒接）並不是低——它會飄移並拾取雜訊，造成隨機、不可靠的行為。未使用的 CMOS 輸入必須綁到一個明確的準位，絕不能任其開路。