實體驗證（physical verification）

等佈局完成擺放、繞線、時序也乾淨之後，實體驗證就是上線前的最後一道檢查，它只問一個直白的問題：這東西真的造得出來嗎？而且它真的是你想造的那個電路嗎？你可以把它想成驗屋師在新屋交付、住戶搬進去之前走一遍現場。藍圖可能畫得很漂亮，但驗屋師要核實牆與牆之間的間距夠不夠、符不符合規範，要核實電線是不是真的把開關接到了你圖上畫的那盞燈，還要核實有沒有哪裡留下了隱患、日後會悄悄起火。實體驗證就是這一整輪檢查的統稱，佈局必須在每一項檢查上都乾乾淨淨，才能送到晶圓廠去流片（tapeout）。

它打包了三大類檢查。設計規則檢查（DRC）確認幾何形狀遵守晶圓廠的製造規則——線與線之間的最小間距、金屬最小線寬、導孔（via）的包覆餘量、每一層的密度——這些都是確保圖形能在矽晶片上印得出來的尺寸規範。佈局與電路圖比對（LVS）會把畫好的佈局裡每一根線、每一個元件都追一遍，逐個電晶體、逐條網路地證明它和預期的網表完全一致，這樣一處接錯的連線或一個漏掉的元件就會被抓出來，而不會一路漏到出貨。第三類是電氣規則檢查：天線規則（antenna rules）確保製造過程中連到電晶體閘極的長段金屬不會累積足夠的電荷而擊穿那層很薄的閘氧化層，再加上更廣泛的 ERC 檢查，例如懸空的閘極、電源與接地短接之類的問題。只有當 DRC、LVS 以及天線/ERC 檢查全部回報零違例之後，GDSII（或 OASIS）資料庫才算簽核通過。

工程師之所以對哪怕一條殘留的違例都這麼當一回事，原因是經濟帳，不是死摳規矩。一套光罩（photomask）和一次流片造價高昂，週期是幾週到幾個月；如果一個真實的 DRC 或 LVS 錯誤漏了過去，回來的矽晶片可能直接是壞的或是錯的，要修就意味著一次重投（respin）——重做光罩、重新流片——這會燒掉好幾個月的進度和一大筆錢。這就是為什麼實體驗證沒有商量餘地，也是為什麼一次乾淨的執行就是通往流片的那道實打實的關卡。