佈局與電路圖比對（LVS）

佈局畫完之後，你手裡就有了同一個電路的兩張圖，它們必須對得上。一張是電路圖，也就是網表——你心裡想要的接線圖，它寫明了有哪些電晶體、每個端子又精確地接到哪條網路上。另一張是物理佈局：一疊鋪在不同層上的彩色多邊形，真把它造出來，就是實打實的矽晶片。LVS 就是那個「成品對照藍圖」的檢查，它只問一個直白的問題：你真正畫出來的東西，連法跟你本來想畫的東西，是不是一模一樣？

工具沒辦法光靠眼睛盯著多邊形看，所以 LVS 第一步要做元件辨識與連接關係萃取。它一層一層地讀佈局——哪裡有一條 poly 條壓過擴散區，它就認出那是一個電晶體；哪裡有金屬、接觸窗和導孔彼此相連，它就把這些碎片縫合成一條電學上的網路，像電流真正流動那樣，在金屬層之間上上下下地穿行。這樣就從幾何形狀裡直接抽出了第二份網表。接著 LVS 把兩份網表當作圖（graph）來比對，把兩邊的元件和網路一一對應起來，然後把每一處對不上的地方都標出來：短路（本該分開的兩條網路，被一處多餘的交疊併到了一起）、斷路（一條網路被佈局不小心斷成了互不相連的兩截）、接錯或接錯抽頭的連接，以及缺失、多出或類型錯誤的元件。很多流程還會做參數檢查，把每個電晶體畫出來的寬度和長度，跟電路圖所要求的值對照一遍。

LVS 處在物理驗證（physical verification）這個階段，在繞線（route）之後、流片（tapeout）之前，跟 DRC 一起跑——DRC 問的是這套幾何形狀能不能被製造出來，LVS 問的則是它到底是不是那個對的電路。一塊佈局完全可以 DRC 乾淨，卻仍然是錯的，因為遵守了間距規則，絲毫說明不了網路 A 有沒有真的接到它該接的那個閘極上。只有當 LVS 報出一個乾淨的匹配結果，你才敢相信：你交付出去的矽晶片，行為會跟你模擬過、也簽核過的那份網表一致。