鎖相環（PLL）

鎖相環是一種回授環路，它盯著的既不是電壓也不是電流——它盯的是相位，也就是時脈邊沿的時間點。設想一個鼓手（你產生的時脈）想要和節拍器（參考時脈）踩得分毫不差。一個鑑相器同時聽著兩者，報告誰快了、快了多少；這個誤差就推著鼓手加快或放慢，直到兩者齊步前進。當鼓手的邊沿和節拍器之間保持一個固定的時間關係時，環路就鎖定了。

具體來說，這條鏈是這樣的：一個鑑相／鑑頻器把參考時脈和回授回來的那份輸出做比較；一個電荷泵把每一次「早了／晚了」的判定變成一小股電荷的注入；一個環路濾波器把它撫平成一個緩慢變化的控制電壓；這個電壓去驅動一個壓控振盪器（VCO），它的頻率隨之升降；再由一個除 N 計數器把 VCO 的輸出送回鑑相器。因為環路逼著分頻後的輸出在相位和頻率上都對齊參考，所以輸出最終落在參考的 N 倍上——fout = N x fref。這正是一顆乾淨卻很慢的晶振、比方說 50 MHz，如何變成晶片上 5 GHz 時脈的辦法。

從這一套機制裡自然衍生出兩件活：倍頻（選 N）和淨化。環路是一個控制系統，所以它和 op-amp 一樣有自己的頻寬和穩定性預算——你要盯住相位裕度，讓它乾脆地鎖定，而不是來回振鈴。在環路頻寬以內，輸出跟隨參考，環路壓住 VCO 自己的漂移；在頻寬以外，VCO 自由運行，參考的雜訊被濾掉。你把這個交越點設在哪裡，正是核心的設計折衷，因為它決定了最終有多少抖動（jitter）殘留在輸出上。