異質整合（heterogeneous integration）
幾十年來，造出更好晶片最省錢的辦法，就是把所有東西——邏輯、快取、I/O、類比——統統縮小，擠在同一塊大矽片上，用同一套製程、同一片晶圓做出來。但這種「一刀切」的划算買賣如今已經撐不住了。那種能讓邏輯又快又密的最尖端電晶體，用在一塊類比或 I/O 電路上完全是浪費（而且很貴），因為這些電路根本沾不到它的光；大晶片更容易碰上缺陷、良率更差；況且沒有哪一套製程能樣樣都做到最好。異質整合就是答案：與其硬把每一種功能都塞進同一套製程，不如讓每個模組都用最適合它的製程去做，再把這些各自獨立的裸晶在同一個封裝裡縫合起來，讓它們表現得像一顆完整的晶片。
可以把它想成造一輛高效能汽車。你不會因為鈦材料拿來做引擎好，就把引擎、輪胎、電池和座椅全都用一整塊鈦車出來。你會給每個部件挑最合適的材料，再把它們組裝到一起。異質整合對矽做的正是這件事：尖端邏輯用領先的 3nm 級節點，高密度記憶體用 DRAM 製程，類比與射頻用一個看重耐壓而非速度的舊節點，甚至還能用矽光子來做光互連——每一塊都跑在最契合它的製程上，再靠一個中介層（interposer）或帶矽穿孔（TSV）的 3D 堆疊把它們連起來。小晶片、2.5D/3D 封裝、中介層上的 HBM，以及像 UCIe 這樣的裸晶間互連標準，都是在為這個總的思路服務。
有兩股來自路線圖的壓力，讓這件事遠不止是圖個方便。第一是良率與成本：幾顆較小、又各自測試過的「已知良品裸晶」，造起來要比一整塊巨大的單晶片式裸晶便宜得多，因為一個缺陷毀掉的矽料更少。第二是記憶體牆：一顆餓著頻寬的處理器，可以和一摞高高的記憶體一起待在同一個封裝裡、只隔幾微米，用上千條又短又並行的連接，這是任何一根電路板走線都望塵莫及的。把對的元件、各用對的製程、緊緊封裝在一起，對整體進步的重要性，已經不亞於把電晶體本身繼續縮小了。
Monolithic SoC Heterogeneous package +------------------+ +-----------------------------+ | logic | mem | IO | | logic | | HBM | | analog | | analog (all 3nm) | | 3nm | |stack | | (28nm) | | one big die, | +-----------------------------+ | one process | | silicon interposer / TSVs | +------------------+ +-----------------------------+ one defect = whole each die on its best node, die scrapped known-good before assembly
左：所有功能都擠在一顆裸晶、一套製程上，一個缺陷就可能把整片報廢。右：每個模組都用最契合它的節點做出來、並作為已知良品裸晶測試過，再透過一個共用的中介層連接起來。
一旦單靠縮小電晶體不再能輕鬆換來進步，封裝——而不只是裸晶——就成了進步的一條主軸，這也正是先進封裝如今處在整個產業關鍵路徑上的原因。