通用芯粒互连标准 (UCIe)
一旦你决定用许多小芯粒、而不是一整块巨大的裸片来搭建一个大系统,一个新问题就出现了:一颗芯粒到底怎么和紧挨着它的那一颗对话?多年来,每家公司都用自家私有、内部专用的链路来回答这个问题,结果就是一家厂商的芯粒根本插不进另一家厂商的裸片——就像过去一家手机厂的充电器死活配不上别家手机一样。UCIe,即通用芯粒互连标准 (Universal Chiplet Interconnect Express),就是解决这件事的开放行业标准。可以把它想成芯粒界的 USB:一份公开、免版税的接口与协议约定,让来自不同公司、甚至建在不同工艺节点上的硅片,能够连在一起、直接就能用。
具体来说,UCIe 把这条裸片到裸片 (die-to-die) 的接口分层标准化了——物理层负责电气凸点与信号传输,裸片到裸片适配器负责可靠性与链路协商,而协议层则把 PCIe、CXL 这类大家熟悉的数据流跨过缝隙搬运过去。它针对不同的传输距离提供了不同档位:一种是“标准封装 (standard package)”档,跑在普通的有机基板上,适合较长、较便宜的连接;另一种是“先进封装 (advanced package)”档,跑在硅中介层 (interposer) 或硅桥上,专门用于紧密排布的芯粒之间那种极短、极密、高带宽的链路。无论哪一种,关键都在于:在芯粒的边界上立下一份共同的契约,而不是一百份互不兼容的私有约定。
它为什么重要,这一点可以一路追溯到阶梯下方那些限制。把所有东西硬塞进一整块单片裸片会拖累良率,还逼着逻辑、存储和模拟电路共用同一个工艺节点,可它们各自想要的节点其实并不一样。芯粒给出的答案,是让你用一颗颗已知良品裸片 (known-good die) 来拼装、并混搭不同节点——但前提是它们能连得起来。UCIe 就是那条连接组织,它把“芯粒”从一家公司的独门手法,变成一个开放的生态:它扮演的正是任何模块化系统里标准插座所扮演的角色——让设计者能为每项工作挑选最合适的那颗芯粒,并放心它一定装得上。
Two chiplets, one UCIe link: +-----------+ +-----------+ | Chiplet A | | Chiplet B | | (5nm | | (older | | logic) | | node I/O)| +-----------+ +-----------+ protocol (PCIe/CXL) protocol d2d adapter d2d adapter PHY ====== UCIe link ==== PHY ============================================ package / interposer (carries the bumps) standard pkg : organic substrate -> longer, cheaper advanced pkg : Si interposer -> shorter, denser, faster
UCIe 就是每颗芯粒边缘那一整套共享的堆栈(物理层 PHY + 裸片到裸片适配器 + 协议层),让来自不同厂商、不同节点的裸片,能在共同的封装或中介层上拼接到一起。
UCIe 定义的是接口,而不是封装本身——两颗芯粒究竟能传多远、传多快,仍取决于它们坐落在便宜的有机基板上,还是高密度的硅中介层上。