异构集成（heterogeneous integration）
几十年来，造出更好芯片最省钱的办法，就是把所有东西——逻辑、缓存、I/O、模拟——统统缩小，挤在同一块大硅片上，用同一套工艺、同一片晶圆做出来。但这种「一刀切」的划算买卖如今已经撑不住了。那种能让逻辑又快又密的最尖端晶体管，用在一块模拟或 I/O 电路上完全是浪费（而且很贵），因为这些电路根本沾不到它的光；大芯片更容易碰上缺陷、良率更差；况且没有哪一套工艺能样样都做到最好。异构集成就是答案：与其硬把每一种功能都塞进同一套工艺，不如让每个模块都用最适合它的工艺去做，再把这些各自独立的裸片在同一个封装里缝合起来，让它们表现得像一颗完整的芯片。
可以把它想成造一辆高性能汽车。你不会因为钛材料拿来做引擎好，就把引擎、轮胎、电池和座椅全都用一整块钛车出来。你会给每个部件挑最合适的材料，再把它们组装到一起。异构集成对硅做的正是这件事：尖端逻辑用领先的 3nm 级节点，高密度存储用 DRAM 工艺，模拟与射频用一个看重耐压而非速度的老节点，甚至还能用硅光子来做光互连——每一块都跑在最契合它的工艺上，再靠一个中介层（interposer）或带硅通孔（TSV）的 3D 堆叠把它们连起来。芯粒、2.5D/3D 封装、中介层上的 HBM，以及像 UCIe 这样的裸片间互连标准，都是在为这个总的思路服务。
有两股来自路线图的压力，让这件事远不止是图个方便。第一是良率与成本：几颗较小、又各自测试过的「已知良品裸片」，造起来要比一整块巨大的单片式裸片便宜得多，因为一个缺陷毁掉的硅料更少。第二是内存墙：一颗饿着带宽的处理器，可以和一摞高高的存储器一起待在同一个封装里、只隔几微米，用上千条又短又并行的连接，这是任何一根电路板走线都望尘莫及的。把对的器件、各用对的工艺、紧紧封装在一起，对整体进步的重要性，已经不亚于把晶体管本身继续缩小了。
Monolithic SoC Heterogeneous package +------------------+ +-----------------------------+ | logic | mem | IO | | logic | | HBM | | analog | | analog (all 3nm) | | 3nm | |stack | | (28nm) | | one big die, | +-----------------------------+ | one process | | silicon interposer / TSVs | +------------------+ +-----------------------------+ one defect = whole each die on its best node, die scrapped known-good before assembly
左：所有功能都挤在一颗裸片、一套工艺上，一个缺陷就可能把整片报废。右：每个模块都用最契合它的节点做出来、并作为已知良品裸片测试过，再通过一个共用的中介层连接起来。
一旦单靠缩小晶体管不再能轻松换来进步，封装——而不只是裸片——就成了进步的一条主轴，这也正是先进封装如今处在整个行业关键路径上的原因。