锁相环（PLL）

锁相环是一种反馈环路，它盯着的既不是电压也不是电流——它盯的是相位，也就是时钟边沿的时间点。设想一个鼓手（你生成的时钟）想要和节拍器（参考时钟）踩得分毫不差。一个鉴相器同时听着两者，报告谁快了、快了多少；这个误差就推着鼓手加快或放慢，直到两者齐步前进。当鼓手的边沿和节拍器之间保持一个固定的时间关系时，环路就锁定了。

具体来说，这条链是这样的：一个鉴相/鉴频器把参考时钟和反馈回来的那份输出做比较；一个电荷泵把每一次「早了/晚了」的判定变成一小股电荷的注入；一个环路滤波器把它抚平成一个缓慢变化的控制电压；这个电压去驱动一个压控振荡器（VCO），它的频率随之升降；再由一个除 N 计数器把 VCO 的输出送回鉴相器。因为环路逼着分频后的输出在相位和频率上都对齐参考，所以输出最终落在参考的 N 倍上——fout = N x fref。这正是一颗干净却很慢的晶振、比方说 50 MHz，如何变成片上 5 GHz 时钟的办法。

从这一套机制里自然衍生出两件活：倍频（选 N）和净化。环路是一个控制系统，所以它和 op-amp 一样有自己的带宽和稳定性预算——你要盯住相位裕度，让它干脆地锁定，而不是来回振铃。在环路带宽以内，输出跟随参考，环路压住 VCO 自己的漂移；在带宽以外，VCO 自由运行，参考的噪声被滤掉。你把这个交越点设在哪里，正是核心的设计折中，因为它决定了最终有多少抖动（jitter）残留在输出上。