全环绕栅极（GAA / nanosheet）
在这一级以下的每一级芯片台阶，最后都撞上同一堵墙：晶体管越缩越小，栅极就越来越「抓不住」沟道。栅极是开关的「手指」，沟道则是它要捏住、好把电流截断的那根「线」。一旦沟道变得又短又宽，这根手指就只能从顶上按下去，而来自源极和漏极的杂散电压便开始从底部把电流漏走——哪怕这个开关本该是关着的。FinFET 在约 22nm 处给出的答案，是把沟道立起来，做成一片薄薄的竖直鳍（fin），让栅极可以从三面把它包住。全环绕栅极顺势走出了显而易见的下一步：不是包三面，而是把四面都包起来。
在 GAA 器件里，沟道不再是一片鳍，而是一小叠薄薄的水平片层（这正是 nanosheet「纳米片」一名的由来；Intel 把自家版本叫做 RibbonFET），栅极材料则完整地长在每一片片层的四周——上面、下面、两侧都包住。栅极从每一个方向把沟道围起来，就拥有了尽可能严的静电控制，因而能把一条很短的沟道彻底关断，而漏电极小。这正是 GAA 所要解决的极限，也是业界大约在 3nm 到 2nm 几代上转向它的原因——到了那里，FinFET 的鳍已经太高、太薄、太爱漏电，再也推不下去了。一个额外的好处是可调性：你靠把片层做多宽来设定驱动强度，而不是靠加更多的鳍，这让设计者对一颗晶体管能输出多大电流有了更细的掌控。
要记住，像 3nm 这样的节点名是个营销标签，并不是芯片上任何东西的物理尺寸；没有哪个栅极真的就是 3 纳米长。理解 GAA 最好的方式，是把它看成那种让栅极始终管得住一条越来越短的沟道的结构，为 CMOS 再多换来几代缩放。比它更进一步的下一步，是把一个 n 型器件和一个 p 型器件上下叠起来，那就是 CFET，目前仍处在研究与早期开发的前沿。
channel cross-section (gate shading = #, channel = []):
PLANAR FinFET GAA / nanosheet
gate on top gate on 3 sides gate on all 4 sides
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[______] #[]# #[______]#
---------- #[]# #[______]#
substrate #[]# #[______]#
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substrate (stacked sheets, gate wraps each)从 planar 到 FinFET 再到 GAA，栅极（#）把沟道（[]）包得越来越多：先是一面，再到三面，最后四面全包。包得越多，意味着对更短沟道的控制越严、关态漏电越少。
GAA 改善的是栅极对沟道的控制；它本身并不能解决布线（RC）和供电（IR）这两个瓶颈，这也正是背面供电（backside power delivery）和芯粒（chiplet）会和它一同登场的原因。