设计规则检查（DRC）

想象一位验收工程师拿着城市建筑规范走进一处刚竣工的工地：墙体不得低于某个厚度，楼梯坡度不得超过上限，安全出口之间要留足最小宽度。设计规则检查就是给你芯片版图当这位验收工程师。晶圆厂会交给你一份规则文件——里面是数以百计的几何要求，全是它的产线真正能稳定印制和刻蚀出来的尺度——而 DRC 工具会扫过每一层上的每一个多边形，确认没有一处违反规范：每根导线都不窄于最小线宽，任意两个图形的间距都不小于最小间距，每个图形都不低于最小面积下限，而且金属必须把它下方的通孔按规定的量包住，这样连接才能熬过工艺加工。这项检查纯粹是几何性的。它问的是‘这东西能不能造出来？’，而不是‘连线对不对？’——把你的版图和原本设计的电路相比对，那是另一道独立的工序，叫版图与原理图比对（LVS）。

DRC 在流程的后段才运行，要等布局布线把真正的金属都画好之后，作为物理验证的一部分进行（有时称为签核 DRC，也就是晶圆厂认可的最终一遍）。它很少单独出场。天线规则常常和它结伴而来：在制造过程中，一段长长的、连到晶体管栅极的金属会在工艺中途收集等离子体电荷，把薄薄的栅氧化层击穿，所以规则文件会给‘暴露的导体面积’与‘它所连栅极面积’的比值设一个上限——要修一处违例，你可以加一个小小的保护二极管，或者把这条网络跳到更高一层金属上。电气规则检查（ERC）则是它的姊妹工序，专门揪出单凭几何形状看不出来的电气错误，比如悬空的栅极，或者某个节点在电源和地之间短路。DRC 干净、LVS 干净、天线和 ERC 都干净，这几道合在一起，就是版图被允许靠近流片之前必须通过的那道关卡。