積體電路設計
暫存器傳輸級（RTL）
暫存器傳輸級（RTL）是工程師真正「寫」一塊晶片的層次。你不必去畫上百萬個單獨的電晶體，而是把晶片的行為描述成資料在一個個叫「暫存器」的儲存單元之間流動——在時脈的每一拍裡，要算什麼、算完又落到哪裡。這很像寫程式：你用 Verilog 或 VHDL 這樣的硬體描述語言寫邏輯，就像程式設計師寫軟體一樣，只不過每一行描述的都是真實的硬體。
關鍵在於時脈。每個時脈邊緣到來時，暫存器把輸入「拍照」存住、保持穩定；兩次邊緣之間，組合邏輯則忙著處理這些值，準備下一張快照。所以一行 RTL 程式碼 `q <= a + b` 的意思是「下一拍，暫存器 q 取 a 與 b 之和」。你先用模擬驗證這份設計，再由合成工具把它翻譯成一張由真實邏輯閘與正反器組成的網表——這就是從程式碼通往矽晶片的那座橋。
一個常見誤解：RTL 既不是最底層，也不是最高層。它之上是行為級建模與高階合成（用類似 C 的程式碼描述意圖）；它之下是閘級與電晶體級。RTL 之所以在 1990 年代成為業界的重心，正是因為邏輯合成工具夠成熟，能自動把它變成閘電路——讓設計者用時脈週期與資料流去思考，而不必再手工連接一個個邏輯閘。
又稱
另見