光刻与结的制造

从光秃秃的晶圆到带图案的金属

一块超导量子芯片，最初只是一片干净平整的绝缘晶体薄片——通常是硅或蓝宝石——我们叫它衬底。整块芯片几乎全是搁在衬底上面的薄金属图形：电容极板、布线、谐振器，以及那些极小的结。第一步的工作，就是把金属铺上去，再把它刻成恰好正确的形状。形状稍微差一点，量子比特的频率就会落偏。

把金属铺上去这一步，叫做薄膜沉积：在一个真空腔里，源金属被加热或溅射，直到它的原子飘过来、落在冷晶圆上，一层层堆出一层往往只有约一百纳米厚的膜。对于大的结构——极板和导线——你想要的是一层干净的超导薄膜，比如铌或钽，因为这层膜的质量，悄悄决定了量子比特能把一个量子态保持多久。

要刻出形状，你得先在晶圆上涂一层对光或电子敏感的膜，叫做光刻胶，然后把你的设计画进去。对于非常精细的部分——尤其是结——这道画线是用电子束光刻完成的：一束聚焦的电子一点一点描出图案，像一支细到不可思议的笔，能做出只有几十纳米宽的特征。它慢，而且是逐点串行的，但它精确到足以胜任芯片上最小的那些结构。

整个流程，从头到尾

退一步看，这套配方其实很短：铺膜、画图案、一气呵成长出结、再去掉多余的金属。巧妙之处在中间——用同一层光刻胶做掩模，在不破坏真空的情况下一次性做出一个结。下面把这个流程画成一张分阶段图。

QUBIT-CHIP PROCESS FLOW (one junction shown)

  [1] DEPOSIT      clean superconducting film on substrate
        |          (niobium / tantalum, ~100 nm)
        v
  [2] PATTERN      e-beam draws junction shape into resist
        |          (suspended bridge left in the resist)
        v
  [3] EVAPORATE    tilt wafer, deposit metal layer A
        |
        v
  [4] OXIDIZE      let in oxygen -> thin oxide grows on A
        |          (this is the junction barrier!)
        v
  [5] EVAPORATE    re-tilt, deposit layer B over the oxide
        |          ( A / oxide / B  =  the junction )
        v
  [6] LIFT-OFF     dissolve resist -> unwanted metal floats away
        |
        v
      finished junction on chip

从光秃秃的衬底到一个做好的结，共六个阶段。第 3 至 5 步在同一次抽真空中连续完成；第 4 步长出的氧化层，就是结的势垒。

第 3 到 5 步是整套工艺的核心，它用了一个叫做阴影蒸镀的技巧，围绕一个多兰桥结来实现。电子束图案会在缝隙上方留下一道极小的、悬空的光刻胶桥。把晶圆朝一个方向倾斜，蒸发的金属就落成衬底上的第一块金属片。接着放进受控的一小会儿氧气，在这块金属片上长出一层细如须的氧化层。再把晶圆朝另一个方向倾斜，铺下第二块金属片——因为桥的阴影，它落下的位置稍有偏移——于是它只在有氧化层的地方与第一块重叠。金属、薄氧化层、金属：这一处重叠就是结。

最后一步——剥离——是最让人舒心的一步。把晶圆泡进一种溶剂里，溶解掉剩下的光刻胶。所有压在光刻胶上面的东西——所有没有直接落在衬底或结上的金属——就这么浮起来、被冲走。留下的，正是你真正想要的那个图案，连同那个结。

为什么两个结从来不会完全一样

下面是要诚实说的部分。上面每一步都有一点点抖动。光刻胶里的桥，做出来或宽或窄了一丝，重叠面积就变了。氧化时多进或少进了一点点氧气，势垒就厚了或薄了不到一个原子的零头。薄膜的边缘略有粗糙。这些都不是错误——它们是任何真实物理过程都会有的寻常离散。可正因为临界电流对重叠面积和氧化层厚度依赖得如此陡峭，这些小小的抖动就化成了整块芯片上量子比特频率的实实在在的散布。

瞄准一个目标结：选定重叠面积和氧化条件，让量子比特理应落在比如说 5.0 吉赫兹。
一次性做出一整块芯片那么多的结——每个结都经历同样的蒸镀和氧化。
测量它们，发现频率散落在目标附近的一条带子里，而不是不偏不倚地停在目标上。
在一块带许多比特的芯片上，有些相邻比特漂得近到会相撞——这正是设计章节里讲过的频率拥挤问题。

所以制造和设计并不是两个互不相干的世界。你在实验台上能做到的离散度，恰恰决定了你能把量子比特的频率排得多紧，而这又直接反馈回频率拥挤。收紧氧化条件、把薄膜做得更平滑、以及事后测量并修整结，都是正在进行、持续推进的工作。它确实比十年前好了很多——但仍然没有被解决。

轻轻碰一点质量的数学

制造决定的不只是频率；它还决定了芯片有多损耗——一个量子态漏掉得有多快。有一种不靠繁重数学就能想明白这件事的干净办法。损耗藏在材料里：各个表面、各层氧化物、薄膜与衬底之间的界面。两个数字就能抓住它。一个是量子比特的电场有多少落在某一块损耗区域里——它的参与度。另一个是那块材料本身有多损耗——它的损耗角正切。相乘，再加总。

MATERIAL LOSS, KEPT LIGHT

  1 / Q_i  =  sum over regions of  ( p_r  x  tan_d_r )

  Q_i     = internal quality factor (bigger = lower loss)
  p_r     = participation: fraction of the field in region r
  tan_d_r = loss tangent: how lossy region r's material is

  Example, two regions:

    region        p_r        tan_d_r       p_r x tan_d_r
    ----------    -------    ----------    -------------
    bulk crystal  0.90       0.000001         0.0000009
    surface oxide 0.001      0.002            0.0000020
                                          ---------------
                              sum 1/Q_i  =  0.0000029
                              so  Q_i    ~  340,000

  Note: the surface oxide holds almost none of the field,
  yet contributes MORE loss than the whole crystal.

参与度图像的一个轻量版本。一层又薄又损耗的表面氧化层，尽管几乎没有电场落在其中，却能主导 1/Q_i。

藏在这些数字里的教训，正是制造之所以难的全部缘由。一种材料可以几乎不容纳什么电场，却仍然是损耗的头号来源，只因为它本身够损耗。这就是为什么人们对表面、氧化物、以及光刻胶怎么清掉这些事没完没了地较真——那些坏角色又薄又几乎看不见。更高的内部品质因子 Q_i 意味着寿命更长的量子比特，而追逐它，在很大程度上是一场材料与工艺的仗，而不是画电路的仗。