從一張圖到一顆晶粒：DFM 為何存在
把晶片設計師想成一位剛畫完一張無懈可擊藍圖的建築師——每條導線筆直、每個轉角都是俐落的直角。現在把這張藍圖交給一支只能用*霧*來蓋房子的施工隊。他們把一束模糊的光打在矽片上，霧沉積成什麼，你就得到什麼。俐落的轉角圓掉了、細線變得更細甚至消失、相鄰的圖形彼此暈染滲透。最後*蓋出來*的建築，不是你*畫出來*的建築。意圖與現實之間的這道鴻溝，正是[[ic-design-for-manufacturability|可製造性設計（DFM）]]存在的全部理由。
DFM 是一門「設計成讓晶圓廠能*便宜、可重複、高良率*地把你的晶片蓋出來」的學問——而不只是讓它在模擬裡能動。一個佈局可以邏輯上完美、過了時序、通過每一項功能測試，卻仍是一場商業災難，因為它印得很糟：它有微影討厭的圖形、會抓到缺陷的間距、讓研磨變得不均勻的密度起伏。DFM 的心法說：一個設計不是在它*正確*時就完成了，而是在它*可製造*時才完成。這個轉變——從「它能動嗎？」到「晶圓廠靠它賺得了錢嗎？」——正是把一個聰明的電路變成一個產品的關鍵。
光就是極限：為什麼圖形不照畫的樣子印出來
[[photolithography|光微影]] 是圖形從光罩搬到晶圓上的方式：讓光穿過一片光罩（某一層的鏤空模板）、穿過鏡頭、落在矽片上的感光光阻上。光落到的地方，光阻的化學性質就改變，接著一道蝕刻便把圖形刻進晶片裡。它本質上是一台原子尺度的顯微照相放大機反過來運作——投影出一個*縮小*的影像。而就像任何光學系統一樣，它有一個由物理決定的解析度極限：光的波長 λ，以及鏡頭的聚光能力，也就是數值孔徑 NA。
Rayleigh resolution limit (smallest printable half-pitch):
CD = k1 * (lambda / NA)
lambda = wavelength of the light
NA = numerical aperture of the lens (light-gathering)
k1 = process "difficulty" factor (theory floor ~0.25)
The workhorse tool for ~20 years was 193 nm "immersion" light:
lambda = 193 nm, NA = 1.35 (water immersion)
single-exposure half-pitch floor ~ 38-40 nm
...but logic nodes wanted to draw features at 20 nm, 15 nm, less.
You are trying to PAINT WITH A BRUSH WIDER THAN THE LINE.這裡有個令人暈眩的事實：有好多年，業界印出的特徵*比印它的光的波長還小上好幾倍*。用 193 奈米的光去畫一條 20 奈米的線，就像想用一支五毫米寬的刷子去畫一條一毫米寬的條紋。結果不是一道乾淨的邊緣——而是一團暈開、圓掉、模糊的斑塊。尖銳的轉角印成柔和的曲線。線的末端會回縮、變短（「線端縮短」）。一條被夾在兩個寬鄰居之間的窄線，會印得比同一條暴露在空曠處的線還窄。圖形的*鄰里環境*改變了它印出來的樣子——這就是為什麼這些修正叫做*鄰近*效應。
OPC：故意畫錯，好讓它印對
如果光學系統會可預測地把你的圖形模糊掉，你就能用一個妙到頑皮的點子反擊：*把光罩往完全相反的方向預先扭曲*。如果你知道轉角會圓掉，就在轉角畫上一些向外突出的小耳朵（「襯線」），這樣圓掉之後它剛好落成方角。如果你知道線端會回縮，就加一個「錘頭」把它往前推。如果你知道某個靠近空曠處的特徵會印得不一樣，就在它旁邊加上一些細小的次解析度條——它們小到自己印不出來，卻足以騙過光學系統，讓它把一條孤線當成擁擠的線來處理。這就是[[ic-optical-proximity-correction|光學鄰近修正（OPC）]]：你故意把光罩畫*錯*，好讓晶圓印出來剛好*對*。
Drawn intent Naive print With OPC on mask
(what you want) (no correction) (pre-distorted)
+--------+ ___------___ +-+--------+-+
| | / \ +-+ +-+
| | ( rounded, ) | serifs |
| | \ shrunk, / | added at |
+---+ | \ pulled- / | corners +--+
| | \ back / +--+ hammer-| |
| | ------- | | head | |
line-end corner rounds off mask drawn "wrong"
wants to + line-end shortens => wafer prints
reach here to TARGET
OPC = inverse-distort the mask to cancel the optics' blur.
Modern "inverse lithography" (ILT) computes free-form mask
shapes that look nothing like the target -- but PRINT it best.OPC 不是手工畫的——它是一道龐大的計算步驟，在光罩製作之前由 EDA 軟體跑出來，模擬數百萬個多邊形會怎麼印出來，再反覆地微調它們的邊緣。在最激進的節點上，它演變成*反演微影技術（ILT）*：工具算出彎曲、自由形狀的光罩圖案，它們在視覺上與目標毫無相似之處，被選中純粹是因為它們在製程變異下把目標印得最好。光罩變得如此複雜、計算如此沉重，以至於單單一層的 OPC，就能讓一整片伺服器農場跑上數小時到數天。這一課是：在先進節點上，光罩不是你電路的一張照片——它是一道*光學問題的解*，而這道解碰巧能印出你的電路。
當一次曝光不夠：多重曝光與 EUV
OPC 把單次曝光的潛力榨到物理允許的極限，但你終究會撞牆：圖形密到沒有任何聰明的光罩花招能在一次曝光裡把它們解析開。那把模糊的刷子，就是沒辦法把兩條靠得這麼近的線畫成*兩*條線——它把它們抹成了一條。逃生口是[[multi-patterning|多重曝光]]：把一個太密的圖形拆成兩片（或三、四片）較稀疏的光罩，每片都能輕鬆印出來，再把這些曝光疊在一起，讓圖形在晶圓上交錯。兩條線靠得太近、印不出來？把每*隔*一條線放到另一片光罩上，這樣每片光罩上的線間距都拉開成兩倍——很好印——再合起來。
- 分解。 EDA 軟體為佈局「上色」，把每個圖形指派給光罩 A 或光罩 B，讓任兩個靠太近的圖形不會落在同一片光罩上。這是圖著色問題——而如果一個佈局無法被二著色，它就是字面意義上的無法製造，必須重畫。
- 曝光並重複。 把光罩 A 的圖形印到晶圓上、處理它，再把光罩 B 對準疊在上面印。每一道都穩穩落在單次曝光的解析度極限之內；合起來卻達到任一道單獨都無法達到的間距。
- 付出代價。 每多一片光罩都讓成本翻倍（光罩動輒六位數美元）、增加製程步驟，並加上一份*疊對*誤差預算——兩個圖形必須對準到幾奈米之內，否則交錯的線就會漂移、短路。
多重曝光行得通，但貴得驚人：7 奈米的一個關鍵層，可能需要三重或四重曝光——四片光罩、四次曝光、四次對不準的機會，全為了*一*層。更乾淨的答案是用更短波長的光，而這正是[[euv-lithography|極紫外光（EUV）微影]]的全部重點：把 λ 從 193 奈米一路降到 13.5 奈米。刷子一下子細了好多，一個在 193 奈米下需要四重曝光的層，用 EUV 一次曝光就能印出來。EUV 是個工程奇蹟——它的「光」能量高到會被*萬物*吸收，所以它必須在真空裡運作、靠鏡子反射而非穿透鏡片，而且是用雷射每秒五萬次轟擊飛行的錫滴所產生的。它仍然需要 OPC，而最新的「High-NA」EUV 在最小的間距上又重新引入了一些多重曝光——畫出的意圖與可印的現實之間那場貓捉老鼠的遊戲，從來不曾真正結束。
良率：那個默默決定一切的數字
這一切——DFM、OPC、多重曝光、EUV——都服侍著一個主數字：[[ic-yield|良率]]，一片晶圓上真正能用的晶粒所佔的比例。一片頂尖晶片的 300 公釐晶圓，光是加工就可能要價超過一萬五千美元，而它或許只裝得下幾百顆大晶粒。晶圓廠每顆*良*品晶粒的成本，是晶圓成本除以通過測試的晶粒數。如果良率是 90%，你做出來的晶粒幾乎每一顆都賣得掉。如果良率是 30%，每三顆裡就有兩顆直接進垃圾桶——而那些好的，每一顆都得替它兩個死掉的手足扛起成本。良率不只是影響利潤；低到一定程度時，它就是「產品」與「錢坑」之間的分界。
什麼會殺死晶粒？隨機的*缺陷*——一粒灰塵、金屬線裡的一個空孔、一片污染碎屑造成的短路。在一片晶圓上，缺陷大致隨機地散落，帶著某個平均的*缺陷密度* D₀（每平方公分的缺陷數）。一顆晶粒的面積 A 越大，它抓到至少一個致命缺陷的機率就越高。一個簡單卻強大的模型抓住了這件事：良率大致按 exp(−A·D₀) 衰減。把晶粒面積加倍，你失去的不是一點點良率——你是把存活機率給平方了。這是 DFM 經濟學裡最重要的單一直覺：晶粒尺寸與良率彼此權衡，而且是指數式的。
Simple defect-limited yield (Poisson model):
Y = exp( -A * D0 )
A = die area (cm^2)
D0 = defect density (defects / cm^2)
Worked example -- one fab, D0 = 0.1 defects/cm^2:
small die A = 0.5 cm^2 -> Y = exp(-0.05) = 0.951 (95%)
medium die A = 2.0 cm^2 -> Y = exp(-0.20) = 0.819 (82%)
big die A = 6.0 cm^2 -> Y = exp(-0.60) = 0.549 (55%)
huge die A = 8.0 cm^2 -> Y = exp(-0.80) = 0.449 (45%)
Double the area from 2 to 4 cm^2:
Y: 0.819 -> 0.670 (a 4 cm^2 reticle-buster bleeds yield)
THIS is why a giant monolithic die is so expensive --
and why the industry splits it into small, high-yield CHIPLETS.現在整條封裝軌道一下子聚焦了。為什麼業界要把一顆巨大的處理器拆成小晶片，再用 2.5D 中介層與 3D 堆疊把它們重新組裝起來？*答案就是良率。* 四顆 100 平方公釐的小晶片，每一顆的良率都遠勝於一顆 400 平方公釐的單體晶粒——因為良率對面積是指數式的，四顆待在曲線陡峭段的小晶粒，勝過一顆深陷低良率尾端的大晶粒。然後你只留下通過測試的那些小晶片——也就是第四關的[[known-good-die|已知良品晶粒（KGD）]]——再把*那些*組裝進一個封裝裡。小晶片骨子裡就是一套良率策略：一種藉由「絕不蓋出一顆大到會跌下懸崖的晶粒」來閃避那道指數的辦法。
密度與良率的交易：設計師真正棲身之處
每一個 DFM 決策，歸根結底都是*密度*與*良率*之間的一場談判。把圖形塞得跟設計規則允許的一樣緊，你會得到一顆更小、更便宜、更快的晶粒——但每個圖形都更貼近微影的邊緣，對缺陷與製程變異更敏感，於是良率下降。為了保險把一切放寬，良率會爬升，但晶粒變大、每片晶圓成本更高，而你也把密度讓給了競爭對手。沒有一個放諸四海皆準的正確答案——只有一個甜蜜點，要針對*這座晶圓廠實測的缺陷密度*與*這個產品的成本目標*去調校。DFM 就是找出那個甜蜜點的藝術。
實務上，晶圓廠交給設計師一個 DFM 工具箱，用不多的密度代價去買良率。*虛擬填充*：在空曠區域撒進電氣上惰性的金屬方塊，讓研磨（CMP）保持均勻，沒有哪個金屬層會凹陷或侵蝕。*雙重導通孔*：只要時序允許，就並排放兩個導通孔而非一個，這樣單一壞孔不會斷開連接——又是冗餘，在對抗隨機缺陷。*導線疏散*：在有餘裕的地方把導線推開一點，降低兩條線短路的機會。*微影友善繞線*：偏好那種規則、格網化、每層只走單一方向的圖形，因為 OPC 最擅長處理它們。這些都不改變晶片*做什麼*——它們改變的是晶片能被*蓋出來*的可靠程度。