平面为何走到尽头
先从晶体管最不可或缺的那一样东西说起：控制。MOSFET 是一个开关，而栅极就是按在开关上的那只手。当你给栅极加上电压，它应当伸进硅沟道里，要么放电流通过（开），要么把它彻底夹断（关）。几十年来，做出*更好*开关的诀窍就是简单一句*更小*：每一次缩小都让器件更快、单管更便宜，而且——在 登纳德缩放 之下——同时还更省电。人们提起 摩尔定律 时，真正指的就是这一整套好处。
麻烦出在几何形状上。在经典的平面晶体管里，沟道是一条平躺在表面的扁条，栅极则是压在它*上面*的一块平板——只接触沟道的一个面。沟道还长的时候，这没什么问题。可随着每一个新节点把沟道做得更短，两端的源极和漏极也凑得越来越近，开始自己拉扯沟道，与栅极争夺控制权。单面的栅极再也无法把电流彻底关断。开关在关断状态下开始漏电——电流从一个本应闭合的晶体管里涓涓流过。
漏电可不是个能四舍五入掉的小数。把关断态那一点点涓流乘以数十亿个晶体管，你得到的就是一颗什么都不干却照样烧电的芯片——这正是大约在 2005–2006 年终结 登纳德缩放、把整个行业逼向多核的那堵功耗墙。大致到了 22nm 时代，平面晶体管干脆走到了路的尽头。要继续缩小，沟道就必须离开平面。
FinFET：把沟道立起来
解法朴素得近乎让人难为情：既然栅极只能从上面碰到沟道，那就*给它更多沟道去碰*。把那条扁平的硅条竖起来、立在它的边上，变成一道薄薄的垂直墙——一片鳍——再把栅极披盖下来罩住它。如今栅极从三个面抱住这片鳍：左面、顶面、右面。按在开关上的从一只手变成了三只手。这就是 FinFET，它从大约 22nm 一路带着整个行业走到了个位数节点。
三个面为何管用，正是关键所在。栅极包住的沟道表面越多，它就越彻底地掌控沟道内部的电压——留给源极和漏极偷偷溜进来、把电流撑开的余地也就越少。把沟道包起来，就找回了平面器件丢掉的那个关断态，于是沟道又可以做短而不漏电了。还有个额外好处：你可以把鳍做得*更高*，不占更多地面面积就获得更大的载流宽度；或者把好几片鳍并排立在一起，做出一个更强的晶体管。
PLANAR FinFET (gate on 3 sides)
------ ------------------------
gate [ gate ]
======== ===|######|===
-------- |######| <- gate wraps
channel |######| L / top / R
============ ----|fin |----
substrate channel (stood up)
============
1 side touched substrate
-> short = leaky 3 sides touched -> better grip全环绕栅极 / 纳米片
三个面胜过一个面，于是显而易见的问题来了：为什么停在三个面？把节点推得足够远，连 FinFET 那个敞开的底边也开始漏电了——栅极仍有一处盲点。答案就是把它封上：全环绕栅极（GAA），这种结构正在 3nm 一类节点及更先进的节点上投入生产（三星的 3nm GAA、台积电的 N2、英特尔 RibbonFET 一类的器件）。沟道不再是一片高高的鳍，而变成一小叠水平的硅纳米片（有时是细线），栅极材料则*完整地环绕生长*在每一片薄片周围——四个面全包。如今栅极把沟道彻底圈了起来。再没有留给源极和漏极可乘之机的盲边了。
GAA 还给了设计者一个 FinFET 从未有过的旋钮。鳍的驱动强度只能整片整片地增减——一片鳍、两片、三片——是道粗糙的台阶。而纳米片的宽度可以连续调节：要使劲驱动的晶体管用宽薄片，更看重功耗的地方用窄薄片。对于 布局布线 工具成百万地盖印下去的那些 标准单元，这种更精细的控制是撬动功耗与面积的一根实实在在的杠杆。
FinFET GAA / NANOSHEET ------ --------------- [ gate ] ___gate wraps ALL 4 sides___ =|####|= ( ====sheet==== ) <- gate |####| gate on ( ====sheet==== ) all |####| 3 sides ( ====sheet==== ) around -|####|- "-------------" each sheet ====== ============ substrate substrate bottom edge open no blind edge: fullest grip
CFET：把 n 叠在 p 之上
GAA 已经把沟道包到了单个器件所能做到的最紧。于是前沿转向了*另一个*轴。CMOS 里每一个逻辑门都需要两种口味的晶体管——一个 n 型、一个 p 型——并排坐着，而这一对并排的器件要吃掉实打实的地面面积。下一个念头干脆拒绝把它们并排放在一起：互补 FET（CFET）沿垂直方向把一个晶体管直接*叠在*另一个之上，n 在 p 上。如今两个器件占用的差不多就是一个器件的占地面积。
这件事意义重大，因为靠面积取胜的容易仗已经打完了——你没法把特征尺寸永远对半砍下去，而晶体管之间的连线（互连）如今已和晶体管本身一样成了瓶颈。把器件沿垂直方向堆叠，就是在一个*尚未*拥挤的轴上买来密度。CFET 确实还处在未来 / 研究阶段，尚未量产——它很难做（你必须在已经造好的晶体管之上再叠造出一批好的晶体管）——但它是单个器件在 GAA 之后走向何方的头号候选，也清晰地点出了整个这一阶段的主题：横向没地方了，就往上盖。
瞥一眼背面供电
哪怕是一个完美的晶体管，要是你没法干干净净地把电喂给它，也是白搭。传统上，*一切*都从上方抵达器件：承载逻辑的信号线*和*输送电流的粗壮电源轨，全都挤在正面同一摞拥挤的金属层里。它们争抢地盘，而细细的电源线在往下走的途中还会跌掉电压——这就是物理设计阶段讲过的 IR 压降问题。
[[backside-power-delivery|背面供电]]（英特尔的 PowerVia，以及台积电／imec 在大约 2nm 这一代推出的版本）做的事情，事后看来几乎不言自明：把晶圆翻个面，把电源网络布到硅的*背面*去，正面则完全留给信号线。电从下面上来，信号留在上面，两者不再相争。电以更小的损耗抵达晶体管，而腾出来的正面金属也让布线更轻松。这件事在布线一侧的细节我们会在互连指南里讲——这里你只要记住这幅画面：器件一旦走向三维，连它的供电也搬到了一个新的维度。
路线图通向何方
退后一步看，这条弧线是一条直线——*栅极不断从沟道那里夺回阵地，器件不断获得新的维度。*每一级台阶都在回应它下面那一级的失败：
- 平面——栅极只占一个面；沟道一缩小就失去控制，开始漏电。
- FinFET（约 22nm 起）——把沟道立起来；栅极占三个面，赢回控制权。
- 全环绕栅极 / 纳米片（约 3nm 及更先进）——让栅极完整包住一叠薄片；四个面全包，外加可调的薄片宽度。
- CFET（未来）——别再往横里铺了；沿垂直方向把 n 叠在 p 之上，从一个全新的轴上把面积夺回来。
- 背面供电（约 2nm 时代）——把电源网络搬到背面，让它不再和信号线抢地盘。
再往后呢？纯靠缩小的时代结束了，于是前沿一分为二。一条岔路继续堆叠与集成——最终用 芯粒 和 先进封装，用许多小裸片拼出一个“系统”，而不是一整块逞英雄的单片巨芯（本条线接下来的几篇指南就讲这个）。另一条岔路则追问：硅基 CMOS 究竟是不是终点，转而去探索那些靠完全不同的物理来开关的 超越 CMOS 器件。本指南与本阶段其余部分共通的那条心得是：当一种平面的、二维的造法撞上墙时，答案几乎总是另一个维度——更高的鳍、包裹的薄片、堆叠的晶体管、背面供电、堆叠的裸片。