平面為何走到盡頭
先從電晶體最不可或缺的那一樣東西說起：控制。MOSFET 是一個開關，而閘極就是按在開關上的那隻手。當你給閘極加上電壓，它應當伸進矽通道裡，要麼放電流通過（開），要麼把它徹底夾斷（關）。幾十年來，做出*更好*開關的訣竅就是簡單一句*更小*：每一次縮小都讓元件更快、單管更便宜，而且——在 登納德縮放 之下——同時還更省電。人們提起 摩爾定律 時，真正指的就是這一整套好處。
麻煩出在幾何形狀上。在經典的平面電晶體裡，通道是一條平躺在表面的扁條，閘極則是壓在它*上面*的一塊平板——只接觸通道的一個面。通道還長的時候，這沒什麼問題。可隨著每一個新節點把通道做得更短，兩端的源極和汲極也湊得越來越近，開始自己拉扯通道，與閘極爭奪控制權。單面的閘極再也無法把電流徹底關斷。開關在關斷狀態下開始漏電——電流從一個本應閉合的電晶體裡涓涓流過。
漏電可不是個能四捨五入掉的小數。把關斷態那一點點涓流乘以數十億個電晶體，你得到的就是一顆什麼都不幹卻照樣燒電的晶片——這正是大約在 2005–2006 年終結 登納德縮放、把整個行業逼向多核的那堵功耗牆。大致到了 22nm 時代，平面電晶體乾脆走到了路的盡頭。要繼續縮小，通道就必須離開平面。
FinFET：把通道立起來
解法樸素得近乎讓人難為情：既然閘極只能從上面碰到通道，那就*給它更多通道去碰*。把那條扁平的矽條豎起來、立在它的邊上，變成一道薄薄的垂直牆——一片鰭——再把閘極披蓋下來罩住它。如今閘極從三個面抱住這片鰭：左面、頂面、右面。按在開關上的從一隻手變成了三隻手。這就是 FinFET，它從大約 22nm 一路帶著整個行業走到了個位數節點。
三個面為何管用，正是關鍵所在。閘極包住的通道表面越多，它就越徹底地掌控通道內部的電壓——留給源極和汲極偷偷溜進來、把電流撐開的餘地也就越少。把通道包起來，就找回了平面元件丟掉的那個關斷態，於是通道又可以做短而不漏電了。還有個額外好處：你可以把鰭做得*更高*，不佔更多地面面積就獲得更大的載流寬度；或者把好幾片鰭並排立在一起，做出一個更強的電晶體。
PLANAR FinFET (gate on 3 sides)
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gate [ gate ]
======== ===|######|===
-------- |######| <- gate wraps
channel |######| L / top / R
============ ----|fin |----
substrate channel (stood up)
============
1 side touched substrate
-> short = leaky 3 sides touched -> better grip全環繞閘極 / 奈米片
三個面勝過一個面，於是顯而易見的問題來了：為什麼停在三個面？把節點推得足夠遠，連 FinFET 那個敞開的底邊也開始漏電了——閘極仍有一處盲點。答案就是把它封上：全環繞閘極（GAA），這種結構正在 3nm 一類節點及更先進的節點上投入生產（三星的 3nm GAA、台積電的 N2、英特爾 RibbonFET 一類的元件）。通道不再是一片高高的鰭，而變成一小疊水平的矽奈米片（有時是細線），閘極材料則*完整地環繞生長*在每一片薄片周圍——四個面全包。如今閘極把通道徹底圈了起來。再沒有留給源極和汲極可乘之機的盲邊了。
GAA 還給了設計者一個 FinFET 從未有過的旋鈕。鰭的驅動強度只能整片整片地增減——一片鰭、兩片、三片——是道粗糙的階梯。而奈米片的寬度可以連續調節：要使勁驅動的電晶體用寬薄片，更看重功耗的地方用窄薄片。對於 佈局佈線 工具成百萬地蓋印下去的那些 標準單元，這種更精細的控制是撬動功耗與面積的一根實實在在的槓桿。
FinFET GAA / NANOSHEET ------ --------------- [ gate ] ___gate wraps ALL 4 sides___ =|####|= ( ====sheet==== ) <- gate |####| gate on ( ====sheet==== ) all |####| 3 sides ( ====sheet==== ) around -|####|- "-------------" each sheet ====== ============ substrate substrate bottom edge open no blind edge: fullest grip
CFET：把 n 疊在 p 之上
GAA 已經把通道包到了單個元件所能做到的最緊。於是前沿轉向了*另一個*軸。CMOS 裡每一個邏輯閘都需要兩種口味的電晶體——一個 n 型、一個 p 型——並排坐著，而這一對並排的元件要吃掉實打實的地面面積。下一個念頭乾脆拒絕把它們並排放在一起：互補 FET（CFET）沿垂直方向把一個電晶體直接*疊在*另一個之上，n 在 p 上。如今兩個元件佔用的差不多就是一個元件的佔地面積。
這件事意義重大，因為靠面積取勝的容易仗已經打完了——你沒法把特徵尺寸永遠對半砍下去，而電晶體之間的連線（互連）如今已和電晶體本身一樣成了瓶頸。把元件沿垂直方向堆疊，就是在一個*尚未*擁擠的軸上買來密度。CFET 確實還處在未來 / 研究階段，尚未量產——它很難做（你必須在已經造好的電晶體之上再疊造出一批好的電晶體）——但它是單個元件在 GAA 之後走向何方的頭號候選，也清晰地點出了整個這一階段的主題：橫向沒地方了，就往上蓋。
瞥一眼背面供電
哪怕是一個完美的電晶體，要是你沒法乾乾淨淨地把電餵給它，也是白搭。傳統上，*一切*都從上方抵達元件：承載邏輯的訊號線*和*輸送電流的粗壯電源軌，全都擠在正面同一疊擁擠的金屬層裡。它們爭搶地盤，而細細的電源線在往下走的途中還會跌掉電壓——這就是實體設計階段講過的 IR 壓降問題。
[[backside-power-delivery|背面供電]]（英特爾的 PowerVia，以及台積電／imec 在大約 2nm 這一代推出的版本）做的事情，事後看來幾乎不言自明：把晶圓翻個面，把電源網路佈到矽的*背面*去，正面則完全留給訊號線。電從下面上來，訊號留在上面，兩者不再相爭。電以更小的損耗抵達電晶體，而騰出來的正面金屬也讓佈線更輕鬆。這件事在佈線一側的細節我們會在互連指南裡講——這裡你只要記住這幅畫面：元件一旦走向三維，連它的供電也搬到了一個新的維度。
路線圖通向何方
退後一步看，這條弧線是一條直線——*閘極不斷從通道那裡奪回陣地，元件不斷獲得新的維度。*每一級階梯都在回應它下面那一級的失敗：
- 平面——閘極只佔一個面；通道一縮小就失去控制，開始漏電。
- FinFET（約 22nm 起）——把通道立起來；閘極佔三個面，贏回控制權。
- 全環繞閘極 / 奈米片（約 3nm 及更先進）——讓閘極完整包住一疊薄片；四個面全包，外加可調的薄片寬度。
- CFET（未來）——別再往橫裡鋪了；沿垂直方向把 n 疊在 p 之上，從一個全新的軸上把面積奪回來。
- 背面供電（約 2nm 時代）——把電源網路搬到背面，讓它不再和訊號線搶地盤。
再往後呢？純靠縮小的時代結束了，於是前沿一分為二。一條岔路繼續堆疊與整合——最終用 小晶片 和 先進封裝，用許多小裸晶拼出一個「系統」，而不是一整塊逞英雄的單片巨芯（本條線接下來的幾篇指南就講這個）。另一條岔路則追問：矽基 CMOS 究竟是不是終點，轉而去探索那些靠完全不同的物理來開關的 超越 CMOS 元件。本指南與本階段其餘部分共通的那條心得是：當一種平面的、二維的造法撞上牆時，答案幾乎總是另一個維度——更高的鰭、包裹的薄片、堆疊的電晶體、背面供電、堆疊的裸晶。