為什麼要把晶片拆開？
在這之下的每一級階梯，都是在跟同一堵牆較勁。當 登納德縮放 在 2006 年前後終結，功耗就不再隨之縮小，於是我們沒法再單純靠拉高時脈來提速了。隨著 互連縮放 陷入停滯，導線相對於電晶體變得越來越慢。而一個新 製程節點 的成本不斷攀升，即便 摩爾定律 還在勉力維持。幾十年來，面對"我需要更多晶片"的本能答案始終如一：畫一塊更大的單一裸晶——一整塊單片矽，把 CPU 核心、快取、I/O、類比電路，統統裝進去。本指南講的就是這種本能為什麼終於失靈，以及整個產業轉向的那個替代方案。
這個替代方案就是解聚：把一整塊大 積體電路 的各項功能拆分到幾塊較小的裸晶上——也就是小晶片——再在同一個封裝內把它們緊密互連起來，讓它們在電氣上、在軟體看來，仍然表現得像一個單一的產品。可以把它想成鑄造一整塊巨大而毫無瑕疵的引擎缸體，和用一套做工精良的模組拼裝起來之間的區別。這些模組更容易製造、更容易測試，而且——至關重要——你可以換掉其中一個，而不必把整塊重鑄一遍。本指南餘下的部分，就是逐個限制地講清這筆權衡背後的*原因*。
良率與大裸晶的成本
下面這個限制，讓解聚成為一種經濟上的*必然*，而不只是個不錯的點子。當你光刻一片晶圓時，會有隨機缺陷落在上面——一顆游離的顆粒、光刻 中的一處瑕疵、金屬層 上的一個壞點。這些缺陷大致均勻地散布在整片晶圓的面積上。所以每塊裸晶越大，至少一個缺陷落*進*它裡面、把它報廢的機率就越高。良率隨裸晶面積增大而下降——而且下降得比線性還快，因為面積本身是隨裸晶邊長的平方增長的。
把這件事反過來看，就得到了小晶片的核心洞見：把一塊大裸晶切成四塊小的，那麼一個缺陷現在只會毀掉它落進去的*那一塊*小裸晶，而不是整個產品。另外三個完好的鄰居都能存活。你在晶圓的圓形邊緣也浪費更少的矽——大塊的矩形裸晶在那裡往往會被切掉。同樣的缺陷密度，切得更細，就把一個昂貴的低良率怪物，變成了好幾塊高良率的小塊——而良率，正是決定一塊晶片成本的大頭。
ONE BIG MONOLITHIC DIE SAME FUNCTION, SPLIT INTO CHIPLETS
(one defect kills the lot) (a defect kills only its own tile)
+-----------------------------+ +---------+ +---------+
| x (defect) | | CPU x | | CPU | x = defect
| CPU CPU CPU CPU | | (scrap) | | (good) |
| | +---------+ +---------+
| CACHE I/O | --> +---------+ +---------+
| | | CACHE | | I/O |
| ANALOG MEM-CTRL | | (good) | | (good) |
+-----------------------------+ +---------+ +---------+
big area -> low yield, all-or-nothing small dies -> high yield, lose 1 tile
[ ============ one package: chiplets sit side-by-side ============ ]已知良好裸晶
拆成小裸晶，只有在你能*趕在*花錢組裝它們*之前*就把壞的扔掉時，才划算。這就是已知良好裸晶的思路：每一塊小晶片都先單獨經過完整測試——通電、運行、在不同電壓和溫度下篩查——並在被放進封裝*之前*就被認定為工作正常。你只從一桶證實合格的零件裡去組裝。
為什麼這件事要緊，是因為算術很殘酷。假設你把四塊未測試的裸晶鍵合進一個封裝，而其中只要有一塊有缺陷——整個昂貴的組裝件，包括那三塊完好的裸晶和代價高昂的封裝工序，全都報廢。你堆疊或放置的裸晶越多，這件事就越凶殘：良率是相乘的。有了 已知良好裸晶 測試，你就打破了這條鏈條，因為進入組裝環節的每一個零件都已經通過了測試。這也正是為什麼 先進封裝 與小晶片理念密不可分——封裝現在成了把已測裸晶接合在一起的地方，所以測試這一步必須先行。
- 在各自的晶圓上製造每一塊小晶片，用最適合它的那套製程。
- 逐塊單獨測試每一片裸晶——在額定速度下、跨越各種電壓和溫度——並標記出通過的那些。
- 只用已知良好裸晶來組裝封裝，讓有缺陷的零件永遠到不了那道代價高昂的鍵合工序。
- 再把組裝好的多裸晶封裝作為一個整體來測試，以抓出組裝本身引入的任何問題。
混用節點
解聚解鎖了單片裸晶永遠做不到的一件事：每一塊小晶片都可以建在最適合它的那個製程節點上。 這就是 異質整合——在一個封裝裡混用不同的技術。在單一裸晶上，*所有東西*都被迫擠到同一個節點上，即便有些部分從中根本得不到任何好處。
而且很多部分確實得不到任何好處。快速邏輯真正從最新、最貴的節點中獲益——它的 電晶體 更小、開關更快，無論它們是 FinFET 還是更新的 環繞閘極 奈米片。但大塊 SRAM 快取幾乎已經停止縮小，類比和 I/O 電路在更老、更便宜、更成熟的節點上往往工作得*更好*，而一個基於 MOSFET 的電源或射頻模組，根本沒有理由去追那個最前沿。把它們統統逼到一塊單一的前沿裸晶上，意味著為那些根本不需要它的電路，付出每平方毫米最高的價錢。把它們拆成小晶片，你就能把密集邏輯放在最新的 CMOS 節點上，同時把快取、類比和 I/O 留在成熟製程上——逐個模組，各取所宜。
HETEROGENEOUS PACKAGE: each chiplet on its best-fit node
+-------------+ +-------------+ +-------------+
| COMPUTE | | COMPUTE | | I/O + |
| (logic) | | (logic) | | ANALOG |
| leading-edge| | leading-edge| | mature node |
| GAA node | | GAA node | | (cheaper) |
+-------------+ +-------------+ +-------------+
| | |
+-----------------------------------------------+
| SRAM CACHE chiplet (node that barely shrinks)|
+-----------------------------------------------+
pay top dollar only where it actually buys speedUCIe：一種標準插槽
一旦一個產品變成好幾塊小晶片，一個新問題就冒出來了：*它們彼此怎麼對話？* 多年來，每家廠商都發明自己的私有裸晶間介面，這意味著來自不同公司的小晶片沒法混用。這正是 UCIe——通用小晶片互連快線（Universal Chiplet Interconnect Express）——著手要消除的限制。它是一套面向裸晶間連接的開放、業界標準規範：電氣信號、物理凸點布局、以及協定，全都被共同定義下來。
有個比喻能抓住它的精髓：在 UCIe 出現之前，連接兩塊小晶片就像用一根你自己設計、自己焊的客製線纜去接兩台裝置。UCIe 把這變成了一種標準插槽——一種 USB 式的約定，任何合規的小晶片都能插進任何合規的鄰居。封裝內部一條短而密集的連接，取代了舊世界裡長長的電路板走線，於是兩塊小晶片能以接近晶片上的頻寬、只用一小部分能量來交換資料。在物理上，這些連接可以走一塊矽 中介層，也可以靠 混合鍵合 面對面接合——兩塊裸晶以銅焊墊對銅焊墊的方式鍵合，完全不用焊錫凸點。
小晶片經濟
把這些拼到一起，小晶片就不再只是一種封裝上的把戲，而成了一種*商業模式*。當裸晶做得小、分開測試、跨節點混搭、並透過標準插槽接合，一塊小晶片就變成了一個可複用的積木塊——像一塊樂高，而不是一次性的鑄件。一個設計團隊可以只造一次計算小晶片，再把它丟進十幾種不同的產品裡，每次都給它配上不同的 I/O 或記憶體小晶片，而不必為每一個變體都重新流片一塊全新的單片裸晶。
這也是 領域專用架構 的天然歸宿：一塊 CPU 小晶片、一塊 GPU/NPU 加速器小晶片、一塊 I/O 小晶片，各自都可以交給最擅長那項工作的人去設計，再混搭組合成一個客製產品——成為設計單元的是封裝，而不是裸晶。這呼應了你在下一級階梯遇到過的同一種模組化邏輯：在那裡，佈局繞線 流程用預先造好的 標準單元 拼裝出一塊晶片；小晶片只不過是把這個想法往上提了一級——從裸晶內部的單元，提到封裝內部的整塊裸晶。