管線深度權衡（pipeline-depth tradeoff）
若把工作切成 5 階段能讓時脈變快，那何不切成 30 階段、跑得更快？這是深管線誘人的邏輯——而誠實的答案是：它只在某個點之前有效，過了那點，加階段反而讓晶片更慢、更熱、更難餵飽。管線深度權衡，就是「更多階段帶來更快時脈」與「那些階段對每次停頓、每次誤測施加的漸增成本」之間的平衡。
好處面：階段越多，每階段做的工作越少，所以最慢的階段更短、時脈能跳得更快——這就是全部的誘惑，而追逐它（有時叫超管線）正是時脈頻率多年攀升的部分原因。壞處面：三種懲罰隨深度增長。第一，每個階段都加上一段管線暫存器延遲，這些固定的額外開銷在越來越短的週期中佔比越來越大，所以把階段加倍並不會讓時脈加倍。第二，誤測必須清空更多階段，所以以週期計的分支懲罰隨深度同步攀升，把有效 CPI 養肥。第三，更深的管線在所有那些額外的暫存器與前饋路徑上燒掉更多功耗與面積。
所以更多階段不會自動更好——有個甜蜜點，過了它，較長清空帶來的漸增 CPI 就壓倒縮短的週期時間，使淨執行時間變糟。歷史直白地證實了這點：深度管線化的 Pentium 4 以約二十階段追逐極端時脈，在真實工作上卻被更短、更涼的管線打敗，間接終結了百萬赫茲競賽。工藝在於把管線做到剛好夠深、讓時脈的增益勝過懲罰的增長，再深就不行。它是最清楚的提醒：光看 GHz 永遠量不出速度——唯有執行時間，透過鐵律，才道出真相。
從 5 階段加到 10 階段：時脈可能從 2 GHz 升到 3 GHz（不是 4，因為暫存器開銷吃掉了增益），但誤測現在或許要清空 7 個週期而非 3 個。若分支常誤測，變胖的 CPI 可能抵消變快的時脈，讓真實執行時間沒有更好——甚至更糟。
更深的管線時脈更快，但每次誤測清空更多；過了甜蜜點，漸增的 CPI 抵消時脈增益，所以深度的報酬遞減——進而轉為負值。
Pentium 4 的深管線與 2005 年前後 Dennard 微縮的終結，一起終結了時脈頻率競賽：你不能一直加階段、一直拉高 GHz。這是業界轉向多核心與加速器的一大原因。